华为半导体业务部总裁何庭波近日在中国科学院科技论文预发布平台ChinaXiv发表题为《Huawei's τ Chip Was Supposed to Melt?》的论文，通过量产芯片实测数据回应了业界对3D堆叠技术发热问题的质疑。论文以麒麟2026芯片为案例，系统阐述了逻辑折叠（LogicFolding）技术如何突破传统工艺限制，实现性能与能效的双重突破。
麒麟2026作为首款采用逻辑折叠技术的移动SoC，通过垂直堆叠平面电路，将晶体管密度从每平方毫米1.55亿个提升至2.38亿个，增幅达55%。这一突破相当于传统工艺三年微缩的成果，且完全基于架构创新，未依赖新型光刻技术。芯片采用1.5微米混合键合间距，实现了5000万个垂直互连，为高密度集成奠定基础。
能效提升是该技术的核心优势。实测数据显示，在同等性能下，NPU功耗下降66%，GPU功耗下降58%，CPU性能核心功耗降低41%。当NPU维持29 TOPS算力时，其工作频率降低63%，电压从0.85V降至0.55V，功率密度暴跌73%。动态功耗与电压平方成正比的关系，使得电压下调成为降低能耗的关键因素。
技术突破源于对芯片能耗本质的洞察。何庭波指出，传统芯片约70%的能耗消耗在金属走线的数据传输上，而非晶体管计算本身。逻辑折叠技术通过极短垂直互连替代长距离水平走线，使典型核心连线长度缩短20%，关键路径最多缩短70%。这种改变直接降低了互连电容，为电路工作电压下调创造了条件。例如，某模块的时钟缓冲器数量从4.36万个锐减至1.9万个，削减幅度超过50%。
热管理策略同样关键。华为采用热感知分区布局，在设计阶段避免高功耗电路折叠堆叠，防止局部过热。发热最严重的模块被优先放置在散热路径最通畅的位置，配合动态功耗调节机制，有效控制了芯片温度。这种系统性设计使得麒麟2026在高性能运行时仍能保持稳定。
技术落地过程中也面临挑战。不同计算单元的收益存在显著差异：DSP模块总功耗下降25%，但因芯片面积同步缩小40%，功率密度反而上升24%。这一问题已在后续迭代的麒麟2027芯片中得到解决。相比之下，CPU性能核心因串行计算特征，功耗收益相对有限，但仍实现41%的降幅。
这项突破为半导体行业提供了新思路。通过架构创新而非单纯依赖工艺微缩，华为展示了在先进制程受限背景下实现性能跃升的可能性。逻辑折叠技术的成功应用，标志着芯片设计正从二维平面拓展向三维空间，为摩尔定律的延续开辟了新路径。
